Er zijn honderden processen nodig om eenwafeltjein een halfgeleider. Een van de belangrijkste processen isetsen- dat wil zeggen, het snijden van fijne circuitpatronen op dewafeltje. Het succes van deetsenHet proces hangt af van het beheer van verschillende variabelen binnen een bepaald distributiebereik, en elke etsapparatuur moet voorbereid zijn om onder optimale omstandigheden te werken. Onze etsprocesingenieurs gebruiken uitstekende productietechnologie om dit gedetailleerde proces te voltooien.
SK Hynix News Center interviewde leden van de technische teams van Icheon DRAM Front Etch, Middle Etch en End Etch om meer over hun werk te weten te komen.
Etsen: Een reis naar productiviteitsverbetering
Bij de productie van halfgeleiders verwijst etsen naar snijpatronen op dunne films. De patronen worden met plasma gespoten om de uiteindelijke contouren van elke processtap te vormen. Het belangrijkste doel is om precieze patronen perfect weer te geven volgens de lay-out en om onder alle omstandigheden uniforme resultaten te behouden.
Als er problemen optreden bij het depositie- of fotolithografieproces, kunnen deze worden opgelost door middel van selectieve etstechnologie (Etch). Mocht er tijdens het etsproces echter iets misgaan, dan is de situatie niet meer terug te draaien. Dit komt omdat hetzelfde materiaal in het gegraveerde gebied niet kan worden gevuld. Daarom is etsen in het productieproces van halfgeleiders cruciaal om de algehele opbrengst en productkwaliteit te bepalen.
Het etsproces omvat acht stappen: ISO, BG, BLC, GBL, SNC, M0, SN en MLM.
Eerst etst (Etch) de ISO-fase (Isolatie) silicium (Si) op de wafer om het actieve celgebied te creëren. De BG-trap (Buried Gate) vormt de rijadreslijn (Word Line) 1 en de poort om een elektronisch kanaal te creëren. Vervolgens creëert de BLC-fase (Bit Line Contact) de verbinding tussen de ISO en de kolomadreslijn (Bit Line) 2 in het celgebied. De GBL-fase (Peri Gate+Cell Bit Line) creëert tegelijkertijd de celkolomadreslijn en de poort in de periferie 3.
De SNC-fase (Storage Node Contract) gaat verder met het creëren van de verbinding tussen het actieve gebied en het opslagknooppunt 4. Vervolgens vormt de M0-fase (Metal0) de verbindingspunten van de perifere S/D (Storage Node) 5 en de verbindingspunten tussen de kolomadresregel en het opslagknooppunt. De SN-fase (Storage Node) bevestigt de capaciteit van de eenheid, en de daaropvolgende MLM-fase (Multi Layer Metal) creëert de externe voeding en interne bedrading, en het volledige ets- (Etch)-engineeringproces is voltooid.
Aangezien etstechnici (Etch) voornamelijk verantwoordelijk zijn voor het patroonvorming van halfgeleiders, is de DRAM-afdeling verdeeld in drie teams: Front Etch (ISO, BG, BLC); Midden-ets (GBL, SNC, M0); Eindets (SN, MLM). Deze teams zijn ook onderverdeeld op basis van productieposities en apparatuurposities.
Productieposities zijn verantwoordelijk voor het beheren en verbeteren van eenheidsproductieprocessen. Productieposities spelen een zeer belangrijke rol bij het verbeteren van de opbrengst en productkwaliteit door middel van variabele controle en andere maatregelen voor productieoptimalisatie.
Apparatuurposities zijn verantwoordelijk voor het beheren en versterken van productieapparatuur om problemen te voorkomen die kunnen optreden tijdens het etsproces. De kernverantwoordelijkheid van apparatuurposities is het garanderen van de optimale prestaties van apparatuur.
Hoewel de verantwoordelijkheden duidelijk zijn, werken alle teams aan een gemeenschappelijk doel: het beheren en verbeteren van productieprocessen en bijbehorende apparatuur om de productiviteit te verbeteren. Daartoe deelt elk team actief zijn eigen prestaties en verbeterpunten, en werkt het samen om de bedrijfsprestaties te verbeteren.
Hoe om te gaan met de uitdagingen van miniaturisatietechnologie
SK Hynix begon in juli 2021 met de massaproductie van 8Gb LPDDR4 DRAM-producten voor 10nm (1a)-klasseprocessen.
Halfgeleidergeheugencircuitpatronen zijn het 10 nm-tijdperk binnengegaan en na verbeteringen kan een enkele DRAM ongeveer 10.000 cellen huisvesten. Daarom is de procesmarge zelfs tijdens het etsproces onvoldoende.
Als het gevormde gat (Hole) 6 te klein is, kan het “ongeopend” lijken en het onderste deel van de chip blokkeren. Als het gevormde gat te groot is, kan er bovendien “overbrugging” optreden. Wanneer de ruimte tussen twee gaten onvoldoende is, ontstaat er ‘overbrugging’, waardoor er bij volgende stappen onderlinge hechtingsproblemen ontstaan. Naarmate halfgeleiders steeds verfijnder worden, wordt het bereik van de gatgroottes geleidelijk kleiner en zullen deze risico's geleidelijk worden geëlimineerd.
Om de bovengenoemde problemen op te lossen, blijven experts op het gebied van etstechnologie het proces verbeteren, inclusief het aanpassen van het procesrecept en het APC7-algoritme, en het introduceren van nieuwe etstechnologieën zoals ADCC8 en LSR9.
Naarmate de behoeften van klanten diverser worden, is er een andere uitdaging ontstaan: de trend van productie van meerdere producten. Om aan dergelijke klantbehoeften te voldoen, moeten de geoptimaliseerde procesomstandigheden voor elk product afzonderlijk worden ingesteld. Dit is een heel bijzondere uitdaging voor ingenieurs, omdat ze de massaproductietechnologie moeten laten voldoen aan de behoeften van zowel gevestigde als gediversifieerde omstandigheden.
Daartoe introduceerden Etch-ingenieurs de “APC offset”10-technologie om verschillende derivaten te beheren op basis van kernproducten (Core Products), en creëerden en gebruikten ze het “T-index-systeem” om verschillende producten uitgebreid te beheren. Door deze inspanningen is het systeem voortdurend verbeterd om te voldoen aan de behoeften van de productie van meerdere producten.
Posttijd: 16 juli 2024